verilog如何表示缺省的数字呢?比如case({op,funct,rt}){BEQop,6'bxxxxxx,5'bxxxxx}:ALUCode=alubeq;{BNEop,6'bxxxxxx,5'bxxxxx}:ALUCode=alubne;我想表示当funct和rt为任意值时,只要op=BEQop,则ALUCode=alubeq.如何表示缺省的fu

Question

verilog如何表示缺省的数字呢?
比如
case({op,funct,rt})
{BEQ_op,6'bxxxxxx,5'bxxxxx}:ALUCode=alu_beq;
{BNE_op,6'bxxxxxx,5'bxxxxx}:ALUCode=alu_bne;
我想表示当funct和rt为任意值时,只要op=BEQ_op,则ALUCode=alu_beq.如何表示缺省的funct和rt呢?用x好像不行啊

Answer 1

case(op)
BEQ_op:ALUCode=alu_beq;
或者直接
if(op==BEQ_op)begin
ALUCode=alu_beq;
end