求一段简单的VHDL翻译成Verilog如下--********************求一段简单的VHDL翻译成Verilog如下--********************************************ENTITYlightisPORT(clk1:INSTDLOGIC;light:bufferstdlogicvector(7downto0)

Question

求一段简单的VHDL翻译成Verilog 如下 --********************
求一段简单的VHDL翻译成Verilog
如下
--********************************************
ENTITY light is
PORT(
clk1 : IN STD_LOGIC;
light: buffer std_logic_vector(7 downto 0)
);
END light;
--*********************************************
ARCHITECTURE behv OF light IS
constant len : integer:=7;
signal banner : STD_LOGIC:='0';
signal clk,clk2: STD_LOGIC;

Answer 1

module light ( clk1，light );
input clk1;
output reg [7:0] light;
parameter len =4'b0111;
wire banner;
wire clk;
wire clk2;
这后面还有吧应该。。最后记得写endmodule